A rendszer hardver összetétele
Minden nagy sebességű adó-vevő két csatornából áll: egy adóból és egy vevőből. Az adó és a vevő egy fizikai kódoló alrétegből (PCS, P-mező Si-Cal kódoló alréteg) és egy további adathordozó alrétegből (PMA, Physic-Cal Media további alréteg) áll.
A PCS magában foglalja a digitális funkciók alapvető logikai megvalósítását az adó-vevőben, amely kompatibilis a támogatott protokollal, az átviteli csatorna pedig a FIFO fáziskompenzációt, a bájtos sorosítót, a 8B / 10B kódolót és más modulokat tartalmaz. A vevő csatornák tartalmazzák a szó igazítóját, a sebesség-egyeztetés FIFO-t, a 8B / 10B dekódert, a bájt feloldását, a bájtválogatót, a fáziskompenzáló FIFO-t és más modulokat.
A PMA tartalmaz egy analóg áramkört az I / O pufferekhez, egy CDR-t, SER / DES-t és egy programozható elősúlyozást és kiegyenlítést a soros adatcsatorna teljesítményének optimalizálása érdekében.
Amikor az eszköz adó-vevő csatornája működik, az FPGA architektúrában lévő kimeneti párhuzamos adatokat a PCS és a PMA adón keresztül továbbítják, és végül soros adatokká alakítják, amelyeket el kell küldeni. A beérkezett bemeneti soros adatokat a vevő PMA és a PCS soros adatformátumban dolgozza fel és továbbítja a belső FP architektúrára további feldolgozás céljából.
Az FPGA integráció
A nagy sebességű adó-vevőket széles körben használják. Például az FPGA alapú SATA interfész szilárdtestlemezeket, a SATA interfész szilárdtestlemez a jövõbeli trend fejlõdése, míg a nagy sebességû soros adó-vevõk megvalósítják a SATA IP mag tárolási módját, és a nagy sebességû adó-vevõk a kulcsfontosságú elemek a SATA protokoll fizikai réteg megvalósítása. A SATA protokoll soros adat 1,5-6Gbit / s átviteli sebességgel működik, amelyet az FPGA nem tud közvetlenül megvalósítani. Ennek az igénynek a kielégítése érdekében sok FPGA gyártó integrálja az általános célú nagysebességű fizikai eszközöket az FPGA belsejébe, és rugalmas konfigurációs módot biztosít számos hasonló funkció elvégzéséhez.
